驱动电路结构

 

下图中给出了驱动电路的电路图。驱动电路采用Totem输出结构设计，上拉驱动管为NMOS管N4、晶体管Q1和PMOS管P5。下拉驱动管为NMOS管N5。图中CL为负载电容，Cpar为B点的寄生电容。虚线框内的电路为自举升压电路。、

本驱动电路的设计思想是，利用自举升压结构将上拉驱动管N4的栅极（B点）电位抬升，使得UB》VDD+VTH ，则NMOS管N4工作在线性区，使得VDSN4 大大减小，最终可以实现驱动输出高电平达到VDD。而在输出低电平时，下拉驱动管本身就工作在线性区，可以保证输出低电平位GND。因此无需增加自举电路也能达到设计要求。

考虑到此驱动电路应用于升压型DC-DC转换器的开关管驱动，负载电容CL很大，一般能达到几十皮法，还需要进一步增加输出电流能力，因此增加了晶体管Q1作为上拉驱动管。这样在输入端由高电平变为低电平时，Q1导通，由N4、Q1同时提供电流，OUT端电位迅速上升，当OUT端电位上升到VDD-VBE时，Q1截止，N4继续提供电流对负载电容充电，直到OUT端电压达到VDD。

在OUT端为高电平期间，A点电位会由于电容Cboot 上的电荷泄漏等原因而下降。这会使得B点电位下降，N4的导通性下降。同时由于同样的原因，OUT端电位也会有所下降，使输出高电平不能保持在VDD。为了防止这种现象的出现，又增加了PMOS管P5作为上拉驱动管，用来补充OUT端CL的泄漏电荷，维持OUT端在整个导通周期内为高电平。

驱动电路的传输特性瞬态响应在图4中给出。其中（a）为上升沿瞬态响应，（b）为下降沿瞬态响应。从图4中可以看出，驱动电路上升沿明显分为了三个部分，分别对应三个上拉驱动管起主导作用的时期。1阶段为Q1、N4共同作用，输出电压迅速抬升，2阶段为N4起主导作，使输出电平达到VDD，3阶段为P5起主导作用，维持输出高电平为VDD。而且还可以缩短上升时间，下降时间满足工作频率在兆赫兹级以上的要求。

mos管驱动电机电路图，工作频率和驱动信号的占空比不是很大，并且VMOS的功率规格也不是很大时，普通并不需求为VMOS配置特地的驱动电路。通用的CMOS半导体（互补金属氧化物品体管逻辑IC）、TTL（晶体管逻辑）集成电路、常见的PWM专用IC的输出级都能够直接驱动VMOS。这种驱动方式普通适用于驱动信号的产生及控制电路与VMOS构成的功率级电路共地的状况。

TTL集成电路的逻辑电平为5V，输出级通常由BJT（双极性晶体管）组成，信号普通从集电极输出，这就是常说的“集电极开路输出”，当然，输出级也有采用MOSFET的，这就是“开漏输出”。上述开路输出方式需求外部电路配置偏置电阻，以树立工作点，限定输出电流。